FPGA 硬件應用

為實現(xiàn)上述系統(tǒng)，我們采用了賽靈思 Virtex®-5 FPGA 技術。該設計流程采用賽靈思 System Generator 進行設計捕獲、仿真和驗證。為了支持各種不同數(shù)量的天線/用戶和調制次序，我們將檢測器設計用于要求最高的 4x4、64-QAM 情況下。

我們的模型假定接收方非常清楚信道矩陣，這可以通過傳統(tǒng)的信道估算方法來實現(xiàn)。在信道重新排序和 QR 分解之后，我們開始使用球形檢測器。為準備使用軟輸入、軟輸出信道解碼器(比如 turbo 解碼器)，我們通過計算檢測到的比特的對數(shù)似然比 (LLR) 來生成軟輸出。

該系統(tǒng)的主要架構元素包括數(shù)據(jù)副載波處理和系統(tǒng)子模塊管理功能，以便實時處理所需數(shù)量的子載波，同時最大程度地降低處理時延。對每個數(shù)據(jù)副載波都進行了信道矩陣估算，限定了每個信道矩陣可用的處理時間。對選中的 FPGA 而言，其目標時鐘頻率為 225MHz，通信帶寬為 5MHz(相當于 WiMAX 系統(tǒng)中的 360 個數(shù)據(jù)子載波)，每個信道矩陣間隔可用的處理時鐘周期數(shù)為 64。

我們采用硬件功能單元精湛的流水線和時分復用 (TDM) 功能，以達到 WiMAX OFDM 符號的實時要求。

除了高數(shù)據(jù)率外，在架構設計指導過程中控制子模塊時延也是一個重要的問題。我們通過引入連續(xù)信道矩陣的 TDM 解決了時延問題。這種方法可以延長同一信道矩陣元之間的處理時間，同時還能保持較高的數(shù)據(jù)吞吐量。構成 TDM 組的信道數(shù)會隨著子模塊的不同而變化。在 TDM 方案中，信道矩陣求逆過程用了 5 個信道，而有 15 個信道在實數(shù) QR 分解模塊中進行了時分復用。圖 2 是該系統(tǒng)的高級流程圖。

圖 2. MIMO 802.16e 寬帶無線接收器的高級流程圖

信道矩陣預處理

信道矩陣預處理器確定了空分復用復合信號每一層的最佳檢測次序。該預處理器負責計算信道矩陣的偽逆矩陣范數(shù)，并根據(jù)這些范數(shù)，選擇待處理的下一個傳輸流。偽逆矩陣中范數(shù)最小的行對應著最強傳輸流(檢波后噪聲放大最小)，而范數(shù)最大的行對應著質量最差的層(檢波后噪聲放大最大)。我們的實施方案首先檢測最弱的層，然后按最低噪聲放大到最高噪聲放大的次序逐層檢測。對排序過程中的每一步，信道矩陣中相應的列隨后會被清空，然后簡化后的矩陣進入下一級的天線排序處理流水線。

在預處理算法中，偽逆矩陣的計算要求最高。這個過程的核心是矩陣求逆，通常通過吉文斯(Givens) 旋轉進行 QR 分解 (QRD) 來實現(xiàn)。常用的角度估算和平面旋轉算法(如 CORDIC)會造成嚴重的系統(tǒng)時延，對我們的系統(tǒng)來說是不可接受的。因此，我們的目標是運用 FPGA 的嵌入式 DSP 資源(比如 Virtex-5 器件中的 DSP48E)，找出矢量旋轉和相位估算的替代性解決方案。